32 صفحه ترجمه + متن لاتین

خلاصه:

 اولین بخش این مقاله دو مکانیسم اجرائی را برای کاهش جریان نشتی یک مدار CMOS توضیح می دهد. در هردو حالت، فرض می شود که سیستم یا محیط یک سیگنال "خواب" تولید می کند که می تواند برای نشان دادن این استفاده شود که مدار در حالت انتظار( استندبای) است. در اولین روش، برای تنظیم مقادیر منطقی همه سیگنال های منطقی و در نتیجه برای کمینه کردن جریان نشتی کل در مدار، سیگنال "خواب" برای انتقال در یک مجموعه جدید از توان های ورودی های خارجی و سیگنال های داخلی از پیش تعیین شده استفاده می شود. این کمینه سازی امکان پذیر است چونکه جریان نشتی یک دریچه CMOS به شدت به ترکیب توان ورودی که در ورودی ها اعمال می شود وابسته است. در دومین روش، ترانزیستورهای pMOS و nMOS برای افزایش قابلیت کنترل سیگنال های داخلی مدار و کاهش جریان نشتی دریچه ها با استفاده از "اثر توده ای" به برخی دریچه ها در مدار افزوده می شوند. از این رو، این با دقت انجام می شود، بنابراین نشتی مینیمم برای به تاخیر انداختن محدودیت ها در همه مسیرهای ورودی – خروجی در مدار بدست می آید. در هردو حالت، مطلوبیت بولی برای فرمولبندی این مسائل استفاده می شود، که با بکارگیری یک حل کننده کارآمد SAT حل می شود. نتایج تجربی پیرامون مدارهای ترکیبی در آزمایشات مقایسه ای MCNC91 نشان می دهد که کاهش جریان نشتی در مدارهای ترکیبی تا حدود 25% فقط با 5% جلوگیری از تاخیر امکان پذیر است. دومین بخش این مقاله یک تکنیک طراحی را برای به کارگیری یک توان ورودی نشتی مینیمم در یک مدار متوالی را ارائه می دهد. روش ارائه شده از زنجیره های اسکن در یک مدار VLSI در زمانی که وارد حالت خواب می شود برای پیشبرد آن با یک بردار نشتی مینیمم استفاده می کند. استفاده از ثبت های اسکنی تاخیرات مداربندی که برای به کاربردن بردار نشتی مینیمم در بردار مورد نیاز است، را حذف می کند. نتایج تجربی در مدارهای متوالی آزمایشات مقایسه ای MCNC91 نشان می دهند که با استفاده از روش ارائه شده، کاهش نشتی تا حدود 25% بدون هیچ اتلاف تاخیری امکان پذیر است.