10 صفحه ترجمه + متن لاتین

چکیده:

 این مقاله یک سلول جمعگر سرعت بالا را با استفاده از روش طراحی جدید که "پل" نامیده می شود، ارائه می دهد. شیوه طراحی پل با استفاده از برخی ترانزیستورها که ترانزیستورهای پل نامیده می شود، نسبت به شیوه طراحی CMOS متعارف تراکم بالاتر و نظم بیشتری را ارائه می دهد. این گزارش در ابتدا روشهای قبلی را برای کاهش مصرف توان نشتی ارائه می دهد و سپس روش و یافته هائی که روش نگهدارنده خواب را در نظر می گیرد توضیح می دهد. تا سالهای اخیر، اتلاف توان دینامیکی در بیشتر اتلاف های توان تراشه ها در مدارهای دیجیتالی CMOS دخیل بوده، بنابراین توجهات بیشتری می بایست به کاهش توان دینامیکی معطوف شود. اما هنگامی که تکنولوژی به رژیم های زیر 100 nm پیشرفت می کند، اتلاف توان نشتی، که یک توان استاتیک است، نسبت به توان دینامیکی بیشتر افزایش می یابد و انتظار می رود در اتلاف توان کل نقش بیشتری داشته باشد. HSPICE یک شبیه ساز مداری استفاده شده است و این تکنولوژی برای شبیه سازی مدل های تکنولوژی پیش بینی(PTM) استفاده می شود. براساس آزمایشات دارای یک مدار جمعگر 4- بیتی، روشهای نگهدارنده خواب نسبت به روش توده خوابی به 49% تاخیر کمتر و 49% حوزه کمتر دست یافت. خوشبختانه، نگهدارنده های خوابی مصرف توان دینامیکی اضافی را موجب می شود، که تقریبا 15% بیشتر از حالت پایه ای است.